我國科學家在超低功耗集成電路晶體管領域取得突破
集成電路的發(fā)展目標已經(jīng)由提升性能和集成度轉變?yōu)榻档凸模渥钣行У姆椒唇档凸ぷ麟妷骸Ｄ壳埃パa金屬氧化物半導體（CMOS）集成電路（14/10納米技術節(jié)點）工作電壓已經(jīng)降低到了0.7V，而金屬氧化物半導體場效應晶體管中亞閾值擺幅（60毫伏/量級）的熱激發(fā)限制導致其工作電壓不能低于0.64V。因此，開發(fā)室溫下亞閾值擺幅小于60毫伏/量級且開態(tài)電流大、性能穩(wěn)定、制備簡單的超低功耗晶體管，對于推動CMOS技術發(fā)展，實現(xiàn)超低功耗的集成電路具有重要意義。
在國家重點研發(fā)計劃“納米科技”重點專項的支持下，北京大學張志勇教授、彭練矛教授課題組提出一種新型超低功耗的場效應晶體管，采用具有特定摻雜的石墨烯作為 “冷”電子源，用半導體碳納米管作為有源溝道，采用高效率的頂柵結構，構建出狄拉克源場效應晶體管（DS-FET），實現(xiàn)了室溫下40毫伏/量級左右的亞閾值擺幅。DS-FET具有優(yōu)秀的可縮減性，當器件溝道長度縮至15nm時，仍可保持性能穩(wěn)定。同時，DS-FET具有與金屬氧化物半導體場效應晶體管相比擬的驅動電流，作為亞60毫伏/量級的關態(tài)和開態(tài)特性綜合指標的關鍵參數(shù)I60=10μA/μm，是目前已發(fā)表的隧穿晶體管最佳性能的2000倍，完全達到了國際半導體發(fā)展路線圖（ITRS）對器件實用化的標準，能夠滿足未來超低功耗集成電路對晶體管的需要。
狄拉克源晶體管的發(fā)明突破了室溫下亞閾值擺幅在熱發(fā)射理論極限為60毫伏/量級的傳統(tǒng)器件物理概念，同時保持普通晶體管的高性能器件結構，有望將集成電路的工作電壓降低到0.5V及以下，為3nm以后技術節(jié)點的集成電路技術提供解決方案。該工作于6月14日在線發(fā)表在《科學》雜志上。
